ISSCC 2026 期間，Intel Foundry 院士 Kaladhar Radhakrishnan 帶來主題演講《IVR Solutions to enable 5kW GPUs》，直面 AI 算力爆發(fā)帶來的供電極限挑戰(zhàn)，系統(tǒng)闡述集成電壓調(diào)節(jié)器（IVR）如何突破傳統(tǒng)供電瓶頸，為 5kW 級 GPU 與單機柜近 1MW 功耗提供可行技術(shù)路徑。

AI 工作負載帶來 GPU 與數(shù)據(jù)中心功耗急劇攀升，預(yù)計 2030 年 5kW GPU 將成為現(xiàn)實，單機柜功耗逼近 1MW。傳統(tǒng)主板電壓調(diào)節(jié)方案 MBVR 面臨瓶頸，IVR 集成電壓調(diào)節(jié)器成為支撐下一代高功耗 AI GPU 的核心技術(shù)路徑。

2020 至 2026 年，主流 GPU 功耗從數(shù)百瓦快速攀升至 2000–3700W，包括 Hopper、Blackwell、Gaudi2、MI300x 等系列產(chǎn)品。算力需求持續(xù)爆發(fā)，推動 GPU 功耗向 5kW 級別邁進，數(shù)據(jù)中心供電面臨前所未有的挑戰(zhàn)。

單機柜功耗從 120kW 向 700kW 跨越，單 GPU 功耗從 1200W 提升至 3700W，未來 5kW GPU 將進一步推高機柜功率密度，對供電架構(gòu)提出革命性要求。

當(dāng)前量產(chǎn)封裝涵蓋 FCBGA 2D、EMIB、Foveros?S 等平臺。凸點間距從 50μm 縮小至 25μm，互聯(lián)密度提升至 1600/mm²，互聯(lián)能效達到 0.15pJ/bit，為 IVR 集成與大電流供電提供物理基礎(chǔ)。

為支撐 AI 算力需求，先進封裝從第一代 EMIB 向 EMIB?T 演進，新增 MIM 電容與 TSV 結(jié)構(gòu)，提升垂直供電能力與高密度互聯(lián)性能，為高功耗 GPU 提供可靠的封裝底層支撐。

隨著算力提升，Reticle 與封裝尺寸持續(xù)擴大，HBM 與 EMIB 數(shù)量同步增加，2028 年將實現(xiàn)超 24 個 HBM 與超 38 個 EMIB 配置，對供電與封裝集成提出更高要求。

AI 驅(qū)動數(shù)據(jù)中心用電量持續(xù)激增，德勤預(yù)測 2035 年 AI 數(shù)據(jù)中心電力需求將增長 30 倍，美國電網(wǎng)壓力持續(xù)加大，高效供電技術(shù)成為數(shù)據(jù)中心可持續(xù)發(fā)展的關(guān)鍵。

美國數(shù)據(jù)中心用電量占全國總用電量比例持續(xù)快速上升，從 2014 年的 1.9% 攀升至當(dāng)前接近 12%，電網(wǎng)負荷壓力顯著增加，凸顯高效供電技術(shù)的迫切性。

傳統(tǒng)橫向配電采用 12V MBVR 方案，在 1kW GPU 下已存在明顯 I²R 損耗與電壓跌落；當(dāng) GPU 功耗升至 5kW，損耗與壓降問題急劇惡化，有效功率大幅降低，無法滿足系統(tǒng)需求。

垂直供電可有效緩解布線損耗，但面臨熱機械挑戰(zhàn)、Z 軸高度限制、MBVR 與輸出解耦電容空間不足等問題，需要 IVR 技術(shù)協(xié)同突破。

推出 eDTC、eMIM?T 高密度解耦結(jié)構(gòu)，通過集成式硅電容實現(xiàn)大電流瞬態(tài)支撐，為 5kW GPU 提供穩(wěn)定的封裝級解耦能力。

采用多層內(nèi)核堆疊 DTC、Landside 垂直供電電容等方案，進一步提升解耦容量與布局兼容性，滿足超高功耗 GPU 對瞬態(tài)電流的嚴苛需求。

IVR 通過高電壓近負載供電，解決傳統(tǒng) MBVR 瓶頸。低壓 Buck 型 IVR 已大規(guī)模量產(chǎn)，硅電容技術(shù)進步使電容式 IVR 具備可行性，先進封裝推動分離式 IVR 芯粒落地。

2012 年推出第一代 FIVR，采用空芯電感，1.8V 轉(zhuǎn) 1V 效率達 90%，具備高開關(guān)頻率與帶寬，開啟集成供電時代。

制程縮小導(dǎo)致 ACI 空芯電感面積縮減，substrate 核心厚度從 400μm 降至 100μm，電感性能受限，推動供電方案向磁電感方向轉(zhuǎn)型。

數(shù)據(jù)中心 CPU 引入磁電感 CoaxMIL，提升 FIVR 效率與電流密度，解決空芯電感縮放瓶頸，支撐更高功耗場景。

第六代 Xeon 處理器集成 FIVR，內(nèi)置約 800 顆 CoaxMIL 磁電感，最大電流 5000A，峰值效率點 1000A，驗證垂直供電與磁電感方案的可行性。

CPU IVR 按核精細分區(qū)、片上集成；GPU IVR 采用大域集中供電、分離式 IVR 芯粒架構(gòu)，二者均要求電流密度＞5A/mm² 與快速瞬態(tài)響應(yīng)。

電感難以微型化，功率 / 體積按 α^(4/3) 縮放，占用面積大；電容更適合片上高密度集成，因此電容式 IVR 成為 5kW GPU 更優(yōu)技術(shù)路線。

英特爾與UMC合作推出面向電容式 IVR 的 12nm 工藝平臺，集成三大核心架構(gòu)單元：采用英特爾專有 MIM 高密度電容技術(shù)、12nm FINFET 高速開關(guān)晶體管，以及 3 層厚金屬層實現(xiàn)開關(guān)與 MIM 電容的低損耗連接。

未來將通過 TSV 垂直供電結(jié)構(gòu)、更多 MIM 電容集成，進一步提升電流密度與轉(zhuǎn)換效率，為 5kW GPU 提供更優(yōu)的工藝支撐。

傳統(tǒng) SCVR 僅支持固定變比轉(zhuǎn)換，無法高效穩(wěn)壓；C2VR 新增連續(xù)可擴展變比模塊 CSCR，依托高密度 MIM 硅電容，實現(xiàn)全電容式連續(xù)可調(diào)穩(wěn)壓。

C2VR 測試芯片輸入 2.4V、基準 820mV，峰值效率 90.3%–90.7%，負載階躍 0.2A/mm²→7.5A/mm²，電流密度 10.4–10.8A/mm²，性能滿足 5kW GPU 需求。

提供多層內(nèi)核堆疊 DTC、單層內(nèi)核 eMIM+eDTC、帶 TSV 的 eMIM 垂直解耦三種方案，適配不同封裝厚度、布局與成本需求，支持量產(chǎn)落地。

MBVR 橫向配電 I²R 損耗大、電壓跌落嚴重；IVR 方案雖增加一級轉(zhuǎn)換，但整體系統(tǒng)效率更高，壓降更小、主板損耗更低，有效功率利用率大幅提升。

Landside IVR 需散熱過孔或背面冷板，占用 BGA 與 PCB 資源，冷板擠壓 MBVR 布局空間，亟需下一代架構(gòu)解決。

C2VR 剖面薄，可嵌入封裝積層，實現(xiàn)垂直供電；縮短供電路徑，消除背面散熱依賴，靠近負載省去輸出電容，系統(tǒng)性解決 Landside IVR 短板。

10MHz、5.4V Buck 降壓調(diào)節(jié)器芯粒，在 55nm BCD 工藝上實現(xiàn)高效轉(zhuǎn)換，驗證高壓高頻 IVR 的技術(shù)可行性。

采用 48V→16V（2:1 SCVR）→16V→8V（多相 Buck）→8V→1V 分級轉(zhuǎn)換，封裝內(nèi)集成 LV?GaN 半橋，兼顧高壓傳輸、連續(xù)調(diào)壓與超大電流輸出能力。

封裝級 HV?IVR 采用電感 + 電容混合拓撲，搭配高頻 LDMOS/LV?GaN 開關(guān)與多層內(nèi)核 MLC 堆疊結(jié)構(gòu)，電流密度＞5A/mm²，目前處于早期原型階段。

2012 年第一代 FIVR 量產(chǎn)；2016–2020 年磁電感、高密度 MIM 電容落地；2024 年電容式 IVR 與 C2VR 驗證成功；2028–2032 年封裝級 HV?IVR 規(guī)模商用。

總結(jié)

AI 驅(qū)動 GPU / 數(shù)據(jù)中心功耗爆炸增長，2030 年 5kW GPU 落地，機柜功耗逼近 1MW；傳統(tǒng) MBVR 在橫向 / 垂直配電均遇物理瓶頸，無法支撐 5kW 平臺；

IVR 高壓近芯供電為核心解決方案；

低壓 Buck IVR 已量產(chǎn)成熟；

C2VR 電容式方案具備高性能與可行性；

封裝級 HV?IVR 是下一代核心發(fā)展方向。